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IDT70V3389S
High-Speed 64K x 18 3.3V Dual-Port Synchronous Pipelined Static RAM
Pin Names
Industrial and Commercial Temperature Ranges
Left Port
CE 0L , CE 1L
R/ W L
OE L
A 0L - A 15L
I/O 0L - I/O 17L
CLK L
ADS L
CNTEN L
Right Port
CE 0R , CE 1R
R/ W R
OE R
A 0R - A 15R
I/O 0R - I/O 17R
CLK R
ADS R
CNTEN R
Names
Chip Enables
Read/Write Enable
Output Enable
Address
Data Input/Output
Clock
Address Strobe Enable
Counter Enable
CNTRST L
UB L - LB L
V DDQL
OPT L
CNTRST R
UB R - LB R
V DDQR
OPT R
V DD
V SS
Counter Reset
Byte Enables (9-bit bytes)
Power (I/O Bus) (3.3V or 2.5V) (1)
Option for selecting V DDQX (1,2)
Power (3.3V) (1)
Ground (0V)
NOTES:
1. V DD , OPT X , and V DDQX must be set to appropriate operating levels prior to
applying inputs on the I/Os and controls for that port.
2. OPT X selects the operating voltage levels for the I/Os and controls on that port.
If OPT X is set to VIH (3.3V), then that port's I/Os and controls will operate at 3.3V
levels and V DDQX must be supplied at 3.3V. If OPT X is set to VIL (0V), then that
port's I/Os and controls will operate at 2.5V levels and V DDQX must be supplied
at 2.5V. The OPT pins are independent of one another—both ports can operate
at 3.3V levels, both can operate at 2.5V levels, or either can operate at 3.3V
with the other at 2.5V.
4832 tbl 01
Truth Table I—Read/Write and Enable Control (1,2,3)
Upper Byte
Lower Byte
OE
X
X
X
X
L
L
L
H
CLK
↑
↑
↑
↑
↑
↑
↑
↑
CE 0
L
L
L
L
L
L
L
L
CE 1
H
H
H
H
H
H
H
H
UB
H
H
L
L
H
L
L
L
LB
H
L
H
L
L
H
L
L
R/ W
X
L
L
L
H
H
H
X
I/O 9-18
High-Z
High-Z
D IN
D IN
High-Z
D OUT
D OUT
High-Z
I/O 0-8
High-Z
D IN
High-Z
D IN
D OUT
High-Z
D OUT
High-Z
All Bytes Deselected
Write to Lower Byte Only
Write to Upper Byte Only
Write to Both Bytes
Read Lower Byte Only
Read Upper Byte Only
Read Both Bytes
Outputs Disabled
MODE
NOTES:
1. "H" = V IH, "L" = V IL, "X" = Don't Care.
2. ADS , CNTEN , CNTRST = X.
3. OE is an asynchronous input signal.
5
6.42
4832 tbl 02
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